Integrating Clock Gating and Power Gating for Combined Dynamic and Leakage Power Optimization in Digital CMOS Circuits

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Tipo di pubblicazione: Articolo in atti di convegno
Tipologia MIUR: Contributo in Atti di Convegno (Proceeding) > Contributo in atti di convegno
Titolo: Integrating Clock Gating and Power Gating for Combined Dynamic and Leakage Power Optimization in Digital CMOS Circuits
Autori: Bolzani L; Calimera A; Macii A; Macii E.; Poncino M
Autori di ateneo:
Intervallo pagine: pp. 298-303
Editore: IEEE
ISBN: 9780769532776
Titolo del convegno: DSD '08, 11th EUROMICRO Conference on
Luogo dell'evento: Parma, Italy
Data dell'evento: 3-5 Sept. 2008
Rilevanza dell'evento: Internazionale
Abstract: Clock gating and power gating are two of the most effective techniques that are applied today for reducing dynamic and leakage power, respectively, in digital CMOS circuits. The combined use of the two solutions, however, poses some challenges in terms of practical integration of the required control logic and the power/timing overhead associated to it. This paper presents an analysis methodology and a prototype CAD tool that support the designer in understanding when the joint application of clock gating and power gating may result in significant power savings
Data: 2008
Status: Pubblicato
Lingua della pubblicazione: Inglese
Parole chiave:
Dipartimenti (originale): DAUIN - Dipartimento di Automatica Informatica
Dipartimenti: DAUIN - Dipartimento di Automatica e Informatica
DIST - Dipartimento Interateneo di Scienze, Progetto e Politiche del Territorio
URL correlate:
    Area disciplinare: Area 09 - Ingegneria industriale e dell'informazione > SISTEMI DI ELABORAZIONE DELLE INFORMAZIONI
    Data di deposito: 29 Dic 2008 16:33
    Data ultima modifica (IRIS): 04 Feb 2016 09:14:25
    Data inserimento (PORTO): 06 Feb 2016 03:45
    Numero Identificativo (DOI): 10.1109/DSD.2008.90
    Permalink: http://porto.polito.it/id/eprint/1831099
    Link resolver URL: Link resolver link
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