Reducing Timing Overhead in Simultaneously Clock-Gated and Power-Gated Designs by Placement-Aware Clustering

Tipo di pubblicazione: Articolo in atti di convegno
Tipologia MIUR: Contributo in Atti di Convegno (Proceeding) > Contributo in atti di convegno
Titolo: Reducing Timing Overhead in Simultaneously Clock-Gated and Power-Gated Designs by Placement-Aware Clustering
Autori: Upasani G., Calimera A., Macii A., Macii E., Poncino M.
Autori di ateneo:
Intervallo pagine: pp. 227-236
Titolo del periodico: LECTURE NOTES IN COMPUTER SCIENCE
Editore: Springer
ISBN: 9783642118012
ISSN: 0302-9743
Volume: 5953
Titolo del convegno: 19th International Workshop, PATMOS 2009
Luogo dell'evento: Delft (NLD)
Data dell'evento: September 9-11, 2009,
Abstract: Clock-gating and power-gating have proven to be two of the most effective techniques for reducing dynamic and leakage power, respectively, in VLSI CMOS circuits. Most commercial synthesis tools do support such techniques individually, but their combined implementation is not available, since some open issues in terms of power/timing overhead associated to the control logic required for the integration are not yet solved. Moving from some recent work targeting clock-gating/power-gating integration, in this paper we present a solution for reducing the timing overhead that may occur when the integration is performed. In particular, we introduce a new, multilevel partitioning heuristic that increases the efficiency of the clustering phase, one of the key steps of our methodology. The results demonstrate the effectiveness of our solution; in fact, power-delay product and timing overhead of the circuits synthesized using the new clustering algorithm improve by 33% and 24%, respectively
Data: 2009
Status: Pubblicato
Lingua della pubblicazione: Inglese
Parole chiave:
Dipartimenti (originale): DAUIN - Dipartimento di Automatica Informatica
Dipartimenti: DAUIN - Dipartimento di Automatica e Informatica
URL correlate:
    Area disciplinare: Area 09 - Ingegneria industriale e dell'informazione > SISTEMI DI ELABORAZIONE DELLE INFORMAZIONI
    Data di deposito: 24 Nov 2009 17:26
    Data ultima modifica (IRIS): 09 Lug 2014 14:59:47
    Data inserimento (PORTO): 28 Ott 2014 07:43
    Numero Identificativo (DOI): 10.1007/978-3-642-11802-9_27
    Permalink: http://porto.polito.it/id/eprint/2292306
    Link resolver URL: Link resolver link
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