Archivio Istituzionale della RicercaA refinement methodology for clock gating optimization at layout level in digital circuits / Benini, L.; Bonanno, Alberto; Bocca, Alberto; Macii, Alberto; Macii, Enrico; Nagel, J. L.; Piguet, C.; Poncino, Massimo. - In: JOURNAL OF LOW POWER ELECTRONICS. - ISSN 1546-1998. - 6:1(2010), pp. 44-55. [10.1166/jolpe.2010.1055]
A refinement methodology for clock gating optimization at layout level in digital circuits
BONANNO, ALBERTO;BOCCA, ALBERTO;MACII, Alberto;MACII, Enrico;PONCINO, MASSIMO
2010
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https://hdl.handle.net/11583/2374688
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