A methodology for system-level design for verifiability

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Tipo di pubblicazione: Articolo in atti di convegno
Tipologia MIUR: Contributo in Atti di Convegno (Proceeding) > Contributo in atti di convegno
Titolo: A methodology for system-level design for verifiability
Autori: Camurati P., Corno F., Prinetto P.
Autori di ateneo:
Intervallo pagine: pp. 80-91
Titolo del periodico: LECTURE NOTES IN COMPUTER SCIENCE
Tipo di referee: Tipo non specificato
Editore: Springer
ISBN: 354056778X
ISSN: 0302-9743
Volume: 683
Titolo del convegno: IFIPWG10.2 Advanced Research Working Conference, CHARME'93
Luogo dell'evento: Arles (FRA)
Data dell'evento: May 24–26, 1993
Abstract: Working at system level is attracting increasing interest. New issues must be taken into account, such as validation and verification at all steps. This paper presents a system-level design methodology that supports verification. Starting from a description in a proper subset of VHDL, a Petri Net description is obtained and used for validation purposes and for building the corresponding automaton. An efficient BDD-based tool for Process Algebra manipulation supports formal equivalence proofs. Experimental results show that the approach is feasible also for real-size industrial cases
Data: 1993
Status: Pubblicato
Lingua della pubblicazione: Inglese
Parole chiave:
Dipartimenti (originale): NON SPECIFICATO
Dipartimenti: DAUIN - Dipartimento di Automatica e Informatica
URL correlate:
    Area disciplinare:
    Data di deposito: 13 Ott 2010 23:17
    Data ultima modifica (IRIS): 21 Gen 2013 13:18:39
    Data inserimento (PORTO): 28 Ott 2014 12:57
    Numero Identificativo (DOI): 10.1007/BFb0021716
    Permalink: http://porto.polito.it/id/eprint/2374692
    Link resolver URL: Link resolver link

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