A 130nm PMOS drain-degenerated ratioless level-shifter for near-threshold designs

Tipo di pubblicazione: Articolo in atti di convegno
Tipologia MIUR: Contributo in Atti di Convegno (Proceeding) > Contributo in atti di convegno
Titolo: A 130nm PMOS drain-degenerated ratioless level-shifter for near-threshold designs
Autori: M. Crepaldi ;P. Motto Ros; M. Graziano; D. Demarchi
Autori di ateneo:
Intervallo pagine: pp. 1-7
Tipo di referee: Esperti anonimi
Editore: IEEE - INST ELECTRICAL ELECTRONICS ENGINEERS INC
ISBN: 9781479908622
Titolo del convegno: IEEE 18th Conference on Emerging Technologies & Factory Automation (ETFA), 2013
Luogo dell'evento: Cagliari
Data dell'evento: 2013
Rilevanza dell'evento: Internazionale
Abstract: We present a modified type-I level-up shifter with improved Process-Voltage-Temperature (PVT) robustness, propagation delay and energy consumption. Compared to a standard cross-coupled level-shifter, the circuit comprises a couple of long channel parallel P and N transistors to implement larger PMOS on-resistance maintaining unvaried upstream logic fan-out. Simulation results show significant robustness increase with respect to a standard topology maintaining low NMOS-to-PMOS sizing. Switching energy consumption is reduced from ~ 10pJ to 200fJ and propagation delay from ~ 240ns to 1ns. With Monte Carlo process variation simulations we have verified a reduction in output delay sensitivity from 209ns to 333ps while with transient noise simulation jitter is reduced from 3.5ns to 36ps. Operating ranges are wider in the proposed circuit, while sensitivity to temperature is comparable for high values. A prototype of this drain-degenerated logic-translator has been fabricated in a 130nm CMOS technology and evaluated with measurements.
Data: 2013
Status: Pubblicato
Lingua della pubblicazione: Inglese
Parole chiave: noise, robustness, standards, switches, transient analysis, transistors, size 130 nm, standard topology, switching energy consumption, temperature sensitivity, transient noise simulation jitter, upstream logic fan-out, long channel parallel p transistor, modified type-i level-up shifter, near-threshold designs, output delay sensitivity, process-voltage-temperature, propagation delay, nmos-to-pmos sizing, pmos drain-degenerated ratioless level-shifter, pmos on-resistance, pvt, cross-coupled level-shifter, drain-degenerated logic-translator, energy consumption, network topology, semiconductor device noise, cmos technology, monte carlo process variation simulations, n transistors, cmos integrated circuits, mosfet, monte carlo methods, circuit simulation, electric resistance
Dipartimenti (originale): DET - Dipartimento di Elettronica e Telecomunicazioni
Dipartimenti: DET - Dipartimento di Elettronica e Telecomunicazioni
URL correlate:
Area disciplinare: Area 09 - Ingegneria industriale e dell'informazione > ELETTRONICA
Data di deposito: 14 Gen 2014 23:50
Data ultima modifica (IRIS): 19 Mag 2017 15:18:41
Data inserimento (PORTO): 21 Mag 2017 02:16
Numero Identificativo (DOI): 10.1109/ETFA.2013.6648045
Permalink: http://porto.polito.it/id/eprint/2525154
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Citazioni:

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