Macromodel-based Signal and Power Integrity simulations of an LP-DDR2 interface in mSiP

Tipo di pubblicazione: Articolo in atti di convegno
Tipologia MIUR: Contributo in Atti di Convegno (Proceeding) > Contributo in atti di convegno
Titolo: Macromodel-based Signal and Power Integrity simulations of an LP-DDR2 interface in mSiP
Autori: G. Signorini; S. Grivet-Talocia; I.S. Stievano; L. Fanucci
Autori di ateneo:
Intervallo pagine: pp. 1-4
Tipo di referee: Esperti anonimi
Editore: IEEE / Institute of Electrical and Electronics Engineers Incorporated:445 Hoes Lane:Piscataway, NJ 08854:(800)701-4333, (732)981-0060, EMAIL: subscription-service@ieee.org, INTERNET: http://www.ieee.org, Fax: (732)981-9667
ISBN: 9781479949946
Titolo del convegno: 10th Conference on Ph.D. Research in Microelectronics and Electronics (PRIME)
Luogo dell'evento: Grenoble, F
Data dell'evento: Jun. 30, 2014 - Jul. 3, 2014
Rilevanza dell'evento: Internazionale
Abstract: Signal and Power Integrity (SI/PI) analyses assume a paramount importance to ensure a secure integration of high-speed communication interfaces in low-cost highly-integrated System-in-Package(s) (SiP) for mobile applications. In an iterative fashion, design and time-domain SI/PI verifications are alternated to assess and optimize system functionality. The resulting complexity of the analysis limits simulation coverage and requires extremely long runtimes (hours, days). In order to ensure post-silicon correlation, electrical macromodels of Package/PCB parasitics and high-speed I/Os can be generated and included in the testbenches to expedite simulations. Using as example an LP-DDR2 memory interface to support the operations of a mobile digital base-band processor, we have developed and applied a macromodelling flow to demonstrate simulation run-time speed-up factors (x1200+), and enable interface-level analyses to study the effects of Package/PCB parasitics on signals and PDNs, as well as the corresponding degradation in the timing budget
Data: 2014
Status: Pubblicato
Lingua della pubblicazione: Inglese
Parole chiave: system identification, i/o buffers, signal integrity (si), integrated circuit modelling, modeling
Dipartimenti (originale): DET - Dipartimento di Elettronica e Telecomunicazioni
Dipartimenti: DET - Dipartimento di Elettronica e Telecomunicazioni
URL correlate:
Area disciplinare: Area 09 - Ingegneria industriale e dell'informazione > ELETTROTECNICA
Data di deposito: 20 Ago 2014 11:46
Data ultima modifica (IRIS): 02 Mag 2016 16:05:33
Data inserimento (PORTO): 05 Mag 2016 15:44
Numero Identificativo (DOI): 10.1109/PRIME.2014.6872719
Permalink: http://porto.polito.it/id/eprint/2560336
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