Test Pattern Generation under Low Power Constraints

Tipo di pubblicazione: Articolo in atti di convegno
Tipologia MIUR: Contributo in Atti di Convegno (Proceeding) > Contributo in atti di convegno
Titolo: Test Pattern Generation under Low Power Constraints
Autori: Corno F., Rebaudengo M., Sonza Reorda M., Violante M.
Autori di ateneo:
Intervallo pagine: pp. 162-170
Titolo del periodico: LECTURE NOTES IN COMPUTER SCIENCE
Tipo di referee: Tipo non specificato
Editore: Springer
ISBN: 3540658378
ISSN: 0302-9743
Volume: 1596
Titolo del convegno: 1st European Workshops, EvoIASP'99 and EuroEcTel'99
Luogo dell'evento: Göteborg (SWE)
Data dell'evento: May 26-27, 1999
Abstract: A technique is proposed to reduce the peak power consumption of sequential circuits during test pattern application. High-speed computation intensive VLSI systems, as telecommunication systems, make power management during test a critical problem. A Genetic Algorithm computes a set of redundant test sequences, then a genetic optimization algorithm selects the optimal subset of sequences able to reduce the consumed power, without reducing the fault coverage. Experimental results gathered on benchmark circuits show that our approach decreases the peak power consumption by 20% on the average with respect to the original test sequence generated ignoring the power dissipation problem, without affecting the fault coverage
Data: 1999
Status: Pubblicato
Lingua della pubblicazione: Inglese
Parole chiave:
Dipartimenti (originale): NON SPECIFICATO
Dipartimenti: DAUIN - Dipartimento di Automatica e Informatica
URL correlate:
    Area disciplinare:
    Data di deposito: 13 Ott 2010 23:10
    Data ultima modifica (IRIS): 22 Gen 2013 15:01:09
    Data inserimento (PORTO): 28 Ott 2014 12:57
    Numero Identificativo (DOI): 10.1007/10704703_13
    Permalink: http://porto.polito.it/id/eprint/2374690
    Link resolver URL: Link resolver link
    Citazioni:

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